④JTAGテストの基礎と位置付け

4.1 バウンダリスキャン規格の進化

JTAGテスト／バウンダリスキャンの歴史は古く、1985年に欧州の半導体・システムメーカーが中心となり規格が検討された。1986年には米国の企業が加わってJTAG（Joint Test Action Group）となり、1990年にQFPおよびBGAパッケージの部品を含む高密度実装基板のテスト手法として「IEEE 1149.1」として規格化された。

現在では多くのLSIメーカーがIEEE 1149.1に準拠したCPU、FPGA、CPLDなどのデバイスを供給しており、JTAGテストは電気検査手法の1つとして一般的に活用されている。半導体の進化に合わせて、バウンダリスキャンの規格も表2のように進化している。

 

4.2 バウンダリスキャンの動作原理

JTAG対応デバイスの各I╱Oピンの内側には、バウンダリスキャンセルと呼ばれるシフトレジスタが埋め込まれている。TDI（テスト・データ・インプット）、TDO（テスト・データ・アウトプット）、TCK（テスト・クロック）、TMS（テスト・モード・セレクト）、オプションのTRST（テスト・リセット）の4〜5本の信号から構成されるTAP（Test Access Port）を介してPCから制御することで、各セルに任意の値を書き込み、あるいはピン上の信号を読み出せる仕組みである（図2）。

 

実装基板上の複数のJTAG対応デバイスをチェーン状に接続することで、BGAの裏側や基板内層のようにプローブを当てられない信号に対しても、論理的な駆動と観測ができる。すなわち、JTAG対応部品の端子が、そのままバーチャルプローブとして機能する。

ここで重要なのは、JTAGテストが「実装された基板そのものを用いたテスト」である点である。デバイス単体を評価するATEと異なり、はんだ接合のオープン・ショート、配線不良、ICの実装方向誤り、欠品、誤実装、BGAのボンディングワイヤ断線などの実装由来の不良を、部品を実装した状態のまま検出できる（図3）。実装プロセスの品質を直接評価できるため、エレクトロニクス実装の現場との親和性は極めて高い。

 

4.3 電気的等価性という視点

検査ファーストを設計論として成立させる理論的な土台が、「電気的等価性」という考え方である（図4）。表面実装基板であれ、BGA実装基板であれ、部品内蔵基板であれ、さらにはチップレット構造のパッケージ基板であれ、回路図上の配線と回路は電気的に等価である。

 

構造的に「見えない、触れない」実装であっても、電気的にはネットリストに記述された通りの回路が存在している。したがって、物理構造ではなく電気的な論理構造を介して検査する方法 —すなわちJTAGテスト／バウンダリスキャン— こそが、高密度実装における検査の中核となる。

この電気的等価性の原則を設計・検査の共通言語として共有できれば、設計者はJTAG前提の回路構造を自然に組み上げられるようになる。

 

4.4 JTAGテストのカバレッジ

JTAGテストのテストカバレッジは、複数のテスト種別を組み合わせることで拡大できる。ベースとなるのはインフラテストで、IDコード照合によりJTAGポート配線と主要部品の型番・実装方向をテストする。

主要なインターコネクトテストは、JTAG対応デバイス間の導通・短絡を検査する。メモリテストは、バウンダリスキャンセルを用いてDRAMやSPI Flashへのリード／ライトにより配線と周辺回路の導通を検査する。さらにロジックテストでは、スキャンセルから通信IC、センサIC、I/O回路を制御し、論理的な期待値と比較する。

これらをJTAG ProVisionなどのテスト開発環境で自動生成すれば、設計段階でカバレッジを定量評価することができる（図5）。

• 1
• 2
• 3
• 4