6. テスト容易化設計で注意すべき5つのポイント

 

　JTAGテストの効果を最大限高めるためには、モノづくりをする前の回路設計段階に、これからご紹介するテスト容易化設計で注意すべき5つのポイントを考慮することをお勧めする。

　回路設計や基板設計に大きな負担はなく、もしBGA実装不良で困ったときにJTAGテストがトラブル解決の糸口になるはずである。

 

 

■ポイント1……「主要部品選定時にBSDLファイルを入手する」

 

　マイコン、プロセッサ、FPGAなどの主要部品を検討する際には、JTAG対応部品（バウンダリスキャン対応部品）を選定することがもっとも重要である。

　JTAGテストに対応した部品であれば、BSDLファイルを入手できる。

　同じ性能の部品であれば、JTAG対応部品を選ぶことでバーチャルプローブとして実装府品を使うことができるようになる。

　部品の価格も数ピン増えるだけでは大きく変わらず、開発、製造、保守、故障解析などのシーンでテストと故障解析能力が大きく変わってくるため、トータルのコストは考えるまでもない。

　BSDLファイルには、図6のように部品のピン情報、 バウンダリスキャン命令のコードやセルの配置等について記載されており、マイコン、FPGAなどの部品メーカーから入手できる。

 

図6 BSDLファイルに記述されている情報

 

 

　また、JTAGテストモードに移行するための端子処理について記載されている。

　もし、BSDLファイルがホームページに公開されていない場合には、部品の販売代理店にお問い合わせいただくと入手できることがある。

　JTAG対応部品であるか調べるときには、BSDLファイルを探すことから始めていただきたい。

 

 

■ポイント2……「回路設計上の注意点に気を付ける」

 

　JTAGテストを行うためには、部品をJTAGテストモード（バウンダリスキャンモード）に移行するための端子処理が必要な場合がある。

　端子処理の有無を確認するためには、はじめにデータシートを確認する必要があるが、膨大なデータシートの中から必要な情報を探し出すのは大変な作業である。

　そのため、次に挙げるキーワード「JTAG」「バウンダリスキャン（Boundary-Scan）」「IEEE1149.1」を検索するとよい。

　これでも情報が見つからない場合には、JTAG信号「TDI」「TDO」「TCK」「TMS」「TRST」で検索すると注意点が記載されていることがある。

　次に、図7のサンプルに示すBSDLファイルに記述されている設計上の注意点を確認する必要がある。

 

図7 BSDLファイルの例

 

 

　BSDLファイルはテキストファイルになっており、ダウンロードしたBSDLファイルをテキストエディタで開いていただきたい。

　注目するのは、設計上の注意点「attribute DESIGN_WARNING」とコンプライアンスパターン「attribute COMPLIANCE_PATTERNS」というキーワードである。

　世界スタンダードのIEEE1149.1で定められたキーワードになっている。

　また、コメント文にも注意事項が含まれているケースもあるので、「IMPORTANT NOTICE」というキーワードなどにも注目するとよい。

 

 

■ポイント3……「JTAG信号の基本回路をチェックする」

 

　もし、製造不良が起きたときに、基板をデバッグしようと思っても、JTAG信号が未使用ピンとしてGNDに短絡されていると、せっかく主要部品がもっているJTAGテスト機能を活かすことができない。

　特にBGA部品のJTAG信号は、回路設計と基板のレイアウト設計時にJTAG信号をアクセスできるように考慮することが重要である。

　JTAGの5本の信号（TDI、TMS、TCK、TDO、TRST（オプション））をアクセスできるか確認していただきたい。

　図8の参考回路で示すように、JTAGテストの動作を安定させるため、GNDを複数ピンアクセスできるようにして、終端処理をすることを推奨している。

 

図8 JTAG信号の基本回路　

 

　

　終端回路は、部品メーカー推奨のJTAG回路がデータシートに記載されているが、特に指定がない場合には、図8のJTAGテストツールの推奨回路を参考にしていただきたい。

　TAPコネクタは、JTAGコントローラを接続するためのコネクタである。

　コネクタのスペースがない場合や量産製品でコネクタを未実装にする場合には、テストパッドを設けておく方法がある。

　量産時には、ピン治具からJTAG信号のテストパッドからJTAGテストを行うことができるし、試作時には、テストパッドにケーブルをはんだ付けして、実装テストや故障解析を行うことができる。

 

 

■ポイント4……「JTAGチェーンの回路をチェックする」

 

　複数のJTAG対応部品を同時に制御するために、JTAG信号をシリアル接続することをJTAGチェーン接続と呼ばれている。

　シリアル接続する際には、図9のようにTDIとTDOの入出力属性に注意が必要である。

 

図9 JTAGチェーンの回路例　

 

 

　また、電圧レベルが異なる部品を同じチェーンにしてしまうと、回路が正しく動作しないため、電圧レベルが異なる部品は、JTAGチェーンを分離する必要がある。

 

 

■ポイント5……「JTAGの非同期回路を制御する」

 

　JTAGテストは、図10のように複数のJTAGテスト対応部品のテストクロック（TCK）を使って、同期をとりながら信号の入出力をさせてテストする仕組みである。

 

図10 非同期回路の工夫によるテストカバレッジの拡大

 

 

　FPGAとCPU間のデータバスとアドレスバスのテストを行うときに、JTAG非対応部品から出力してしまうと出力信号が競合してしまいテストできなくなってしまう。

　そこで、JTAGテスト範囲を拡大するには、出力競合を抑える回路が必要となる。

　この場合、JTAG対応部品からJTAG非対応部品の出力イネーブルを制御できるようにするとテストカバレッジを拡大することができる。

 

 

 

7. テストカバレッジの評価方法

 

　ご紹介した5つのポイントをおさえれば、JTAGテストを行う下準備が整ったことになる。

　JTAGテストのテストカバレッジを評価するためには、手作業でBSDLファイルの内容を確認しながら回路図にマーキングする方法があるが、最近のJTAGテストツールでは、テストアプリケーションが自動生成されるため、実際にテストパターンを生成した方が簡単かつ詳細にテストカバレッジを確認できる。

　図11は、回路CAD『Design Gateway』を使用した例であるが、回路設計が終わるとCADから基板設計するためのネットリスト（ccfファイル）を出力できる。

 

図11 DFTデザインレビューによる改善サイクル　

 

 

　このデータをJTAG統合環境『JTAG ProVision』にインポートして、テストパターンを自動生成する。

　次に『JTAG ProVision』のテストカバレッジ検証ツールを使い、生成したテストパターンが、部品番号、ピン番号、ネット名に対してテストできているか結果が表示される。

　このテストカバレッジの結果を回路CADにインポートすると、「Design Gateway」の回路図上にテストカバレッジの情報がマーキングされる。

　回路設計者は、テストカバレッジの情報がマーキングされた回路図を使って、デザインレビューを行うことができる。

　このデザインレビューは、「テスト容易化設計 DFTデザインレビュー」と呼んでおり、製品の性能実現や製造コストのためだけのデザインレビューだけではなく、製造時のテストを考慮したデザインレビューを実現できるようになる。

　DFTデザインレビューの結果、テストカバレッジが低い場合には、基板製造前に回路を工夫することでテストカバレッジを改善することができる。

　具体的な対策としては、ピンアサインの変更、未使用ピンの利用、部品の変更など様々な方法がある。

　回路変更後は、修正した回路図からネットリストを出力して、『JTAG ProVision』に読み込むと、回路変更した結果に対応したJTAGテストパターンをすぐに生成できる。

　さらに、回路図に検査治具や検査装置の回路図を含めることで、量産を意識したDFTレビューを行うことができる。

　このDFTデザインレビューと回路変更のサイクルを繰り返すことにより、基板製造前に品質向上と検査コスト削減、開発期間短縮による開発コストの削減を確実に実現することができる。

　特にプローブピンを使用できない高密度な基板においては、DFTとテストカバレッジのレビューが製品のライフサイクルにおける品質向上とコスト削減、直行率の改善を成功させるポイントになる。

 

 

 

8. 回路設計者のDFTのメリット

 

　回路設計者がテスト容易化設計に配慮して試作基板を製造すると、試作基板の受入検査で図12のように手軽に、実装不良の有無を確認することができる。

 

図12 JTAGテストの実行イメージ

 

 

　したがって、回路のデバッグを物理的な不良がない基板で進められるため、デバッグ期間を短縮することができる。

　通常、回路設計者は周辺回路を動かすためのソフトウエアやFPGAのロジックが必要であるが、JTAGテスト対応部品のバーチャルプローブをパソコンから自由自在に制御できるため、周辺回路のデバッグを回路設計者のみで容易に進めることができる。

　また、周辺回路に対するテストアプリケーションが部品ライブラリから自動生成されるため、回路設計ミスに気づきやすいというメリットもある。

　受け入れ検査で使用したJTAGテストアプリケーションは、量産検査としても使用できるため、量産テストの準備にかかる工数を削減できる。

　特にファンクションテストを設計者が開発している企業にとっては、ファンクションテストの規模を大幅に縮小できることになり、本業である新製品のソフトウェア開発に注力できる。

　さらに製造不良の故障解析を設計者が担当する企業では、JTAGテストにより故障解析を自動化できるため、設計者の負担を低減することができる。

 

 

 

9. JTAGテストを導入した理由とメリット

 

　JTAGテスト導入後の製造現場のメリットは、BGA実装基板を多く扱っている企業ほど大きくなる。

　当社のJTAGテスト導入企業からは「BGAのはんだオープン、はんだショートなどの実装不良を確実に検出できた」「不良箇所が自動診断されるため、修理時間が圧倒的に短縮できた」「BGAや極小部品は目視での確認ができないため将来の実装基板検査にはJTAGテストが必須になる」という声をいただくことが多い。

　インサーキットテストを実施している企業がJTAGテストを導入した理由は、基板が高密度化するなかでBGA部品が増えてプローブピンが当たれなくなったり、テストパッドを配置することが困難になったり、複雑な基板ではプローブピンが1000ピンを超えたために直行率が低下してしまったり、プローブに関する課題を改善する目的である。

　JTAGテストを単独で実施することもできるが、抵抗値などの定数はテストできないため、インサーキットテストと組み合わせてテストすることにより、検査機の長所を組み合わせてテストカバレッジを最大化することができる。

　また、ファンクションテストを実施している企業では、製品の高性能化に伴いプログラムの開発規模が増大している課題があり、ファンクションテストの開発負荷を低減するためにJTAGテストとファンクションテストを組み合わせて導入する企業が増えている。

　ソフトウェア設計者の貴重なリソースを製品のプログラム開発に注力することができるため、製品の開発サイクルを短縮できるようになる。

　JTAGテストは製造現場のみにメリットがあると思われることが多いが、図13のように設計者にとってもメリットが大きいことをお分かりいただけたのではないだろうか。

 

図13 JTAGテストによる設計現場と製造現場のメリット　

 

 

　新製品の開発サイクルを早めるためには、設計者の負担を少しでも減らして、製品開発に集中できる環境を整えることが重要であり、JTAGテストの活用により、新製品の開発サイクルを短縮することが企業にとって大きなメリットとなる。

 

 

 

10. まとめ

 

　JTAGテストを導入して成功している企業では、製品の設計段階で「テスト容易化設計DFT」を実践することをルール化しており、デザインレビューの項目の1つに「DFT」というキーワードを挙げて取り組まれている。

　最大限にJTAGテストを活用できる環境が整うと「BGA実装不良基板の市場流出防止」だけではなく、「開発期間の短縮」「検査準備の工数削減」「検査時間の短縮」「故障解析の工数削減」「製品品質の向上」など、設計から製造、保守までの全ての製品ライフサイクルでメリットが得られる。

　したがって、試作基板の設計段階からDFTを実践することが、企業全体の利益に直結することがわかる。

　現在、当社ではJTAGテストに関するWebセミナー「JTAGテスト入門セミナー」「JTAGテスト成功事例セミナー」「JTAGテスト成功事例セミナー」などを無料で開催しているので、参考にしていただけると幸いである（https://www.andor.jp/jtag/jtag-webinar/）。

 

 

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